Загороднюк Сергій ПетровичРябов Дмитро Олександрович2024-02-082024-05-182024-02-082023Рябов Д. О. Синтез електронних секвенційних схем мовою опису обладнання Verilog в середовищі проектування Intel Quartus Prime : дипломна робота магістра : 123 Комп’ютерна інженерія / Рябов Дмитро Олександрович. – Київ, 2023. –756 с.https://ir.library.knu.ua/handle/123456789/6359У ході дослідження синтезовано електронні цифрові схеми для трьох концептуально різних секвенційних пристроїв на основі скінчених автоматів Мура та Мілі поширеною стандартизованою мовою опису обладнання Verilog : розроблено схему довільного реального керуючого пристрою, яка має функціональність і логіку роботи скінченого автомату Мілі; побудовано граф переходів: розроблено дві нові схеми автомату, які мають якісну відмінність та підвищену складність по відношенню до першої схеми; синтезовано електронну схему кожного скінченого автомату мовою опису обладнання Verilog у середовищі проектування Inter Quartus Prime та виконано перевірку логіки роботи схеми за допомогою вбудованого симулятора ModelSIM, включенного до середовища Quartus; для кожної електронної схеми застосовано програмний механізм перевірки TestBench, який дозволяє перевірити швидкодію роботи схеми, а також стабільність і коректність перемикання станів скінченого автомату; реалізовано скінчений автомат найвищого рівня складності у вигляді одного головного об'єднуючого Verilog-файлу та двох допоміжних Verilog-файлів, які обмінюються між собою сигналами. Ключові слова : синтез електронних схем, мова опису апаратури VERILOG, INTEL QUARTUS PRIME, FPGA, MODELSIM.uaМагістерська робота